基于FPGA 核心的新型测试结构对数字与模拟信号并行系统的测试
作者：鲁维德
摘要：本文主要对基于 FPGA (现埸可编程门阵列)核心的SMC(同步及存储核心)混合信号测试仪器的新型结构作技术分析,并对其应用于数字与模拟信号并行系统的测试作介绍。
关键词：FPGA(现埸可编程门阵列) 同步及存储核心(SMC)
数字与模拟信号 子卡 数字化
前言-基于FPGA为核心的混合信号测试仪器的新型结构是适应新的挑战
与过去FPGA仅仅用作胶合逻辑不同的是,现在FPGA已经被用来实现主要的系统功能, FPGA的逻辑门数已达1千万，内核速度达到400MHz，能提供高达11Gbps的下一代芯片间通信速度,又得益于灵活性和低功耗使FPGA(现埸可编程门阵列)应用领域越来广泛。
而当前的新挑战：
*先进的电子设计的特点是功能复合化以及广泛地使用模拟、数字混合技术。在设计与建模及测这些混合视频与音频及数据信号的系统时(如3G无线手机及机顶盒等)，应需要:紧密集成与基频采样频率技术；失真与触发特性相匹配的数字与模拟数据采集技术及相关的硬件。而模拟及数字仪器不再是具有完全相异的定时引擎和不匹配模拟性能的独立系统。
*在电子工业领域，混合信号测试是测试设备与系统级芯片(SOC)技术的重要方面。随着消费电子和通信产品中音频、视频与数据的逐步混合，对这些技术从基带到射频的的测试均要求提供精确的定时与同步(T&S)。
*另外，随着这些具有类似时钟设备在全球范围内的广泛制造，产品必须在极宽的温度范围内具有稳定性和可靠性，以便进行可靠的、高性能的功能测试。
针对如此高速模块化仪器(或数字与模拟信号并行系统), 当今已设计出一种同步及存储核心(SMC- Synchronization and memory
Core) 混合信号测试的通用结构(见图1所示),以应答测试多种设备需求的挑战。它就是基于FPGA为核心的混合信号测试仪器的新型结构,从而使SMC对集成复合信号的系统建模及系统测试在结构上具有以下重要特点：
* 灵活的输入及输出数据传送核心；
* 每个通道高达256MB的高速存储器；
* 精确定时及同步引擎。
而组成基于SMC的复合信号测试工具的如下三种仪器在采样速率及灵活性方面是相匹配的,这三种仪器为：
* 100MS／s,14位高分辨率数字化仪(见图2所示)
* 100MS／s,16位任意波形发生器(见图3所示)
* 100MHz数字波形发生器／分析器(见图4所示)
值此,应对SMC测试的新结构特点作出分析。
1、灵活的输入及输出数据传送核心
*DSF-数据流现场可编程门阵列是仪器的“CPU”
SMC结构的核心是一个现场可编程门阵列(FPGA)控制器-Data
streamFPGA(DSF-数据流现场可编程门阵列)，它是仪器的“CPU”。它能处理所有的指令,检查所有触发器和时钟，外部信号路由,并管理仪器和主机之间的波形传输。
从图1看出, DSF中两个主要的数据传送核心-一个用于输入，一个用于输出。输入核心用于进行高速模拟波形数字化及数字波形输入(见图1右侧箭头所示)。输出核心用于进行高速模拟波形生成及数字波形输出(见图1左侧箭头所示)。DSF中的数据传送核心管理数据及指令处理、事件触发、触发器及标识路由选择、波形缓冲链接及循环，以及内部设备通信总线,见图1所示SMC组成方块。
存储子系统由两个存储区组成，每个存储区都可以独立配置成为输入或输出存储体。采用此配置的2通道输入设备，例如高速2通道数字化仪，使用两个存储体获取数据。单通道任意波形发生器包含一个配置为输出的存储区，一个数字波形发生器/分析器可以使用一个存储体作为输入，另一个作为输出。
目前每个存储区的最大容量为256MB，这样每台仪器总计为512MB。每个存储区的端口是一个64位133MHz总线，每个存储区支持的吞吐量超过1G字节/秒。存储子系统通过NI-MITI(主测量仪表同步设备)
ASIC以完整带宽连接到PCI总线上(见图1左侧)，实现主机与SMC之间的波形快速下载或
上载。
* 输入数据传送核心
DSF(见图1中间方块)输入数据传送核心处理来自于高速数字化仪(见图2所示)的模拟-数字转换器(ADC)的高速数据输入流或数字波形发生器/分析器(见图4所示)的数字波形输入。多个独立数据采集可被各个记录获取，范围从一个缓冲器至超过两百万的较小容量记录，记最之间的重整时间仅2微秒。
大容量存储器能够轻而易举地处理通信测试系统中常需的大量数据记录，这些系统用于获得信息包处理、测量时钟偏差，以及其他错误诊断测试。凭借DSF定时及同步引擎中的计数器，所有记录都能够及时与其数据源建立联系。例如，对于外部触发臂板信号，DSF能够以10纳秒的精度将所有获得的记录标记触发臂板信号的时间信息。对于PXI-5122数字化仪，通过采用时间-数字转换(TDC)技术，时间精度可达100微微秒。
凭借深存储器、多记录分割、100微微秒时间精度，以及极短的重整时间，能够捕捉到稀有的、偶发的或快速发生的事件，同时保持高采样速串。此项特点通过在不丢失采得波形之间的时间相干性的情况下仅采集感兴趣的部分，来增加有效存储器容量。
* 输出数据传送枝心
对于输出设备，例如PXI—5421任意波形发生器(AWG,见图3所示)及PXI-6552数字波形发生器/分析器(见图4所示)，排序指令和波形存储在同一个物理存储器中。传统任意波形发生器基于的结构是：排序波形指令存储在实体分离的SRAM存储器中，容量仅数千个字节，大大限制了能够排序的最大波形数目。而SMC采取了一种独特的、灵活得多的方法，它将指令与同一物理存储器中的波形合成在一起，所以用户不受排序指令数目常有限的限制。由于存储器容量高达256MB，所以可以给排序指令随意分配容量。仔细观察任意波形发生器的排序规格有助于理解波形和指令共享存储器的灵活性。
由于可以存储多个序列，从而测试之间没有设置时间，所以SMC输出引擎获得了最优的测试吞吐量。此特点与深存储器相结合能够显著地增加测试吞吐量，因为可以在要求不同测试序列的功能测试过程内快速地从一个序列切换到另一个序列。此功能对于需要快速依次生成一组工业标准测试模式的视频测试格外重要。
2、高速大容量卡上-存储器
从视频到通信的许多应用中，一个主要的要求是生成并采集大量波形，使用AWG(任意波形发生器)进行视频测试的图像显示、数字波形生成器/分析器进行ADC火花码测试，以及使用数字化仪进行基频调制器/解调器的误差矢量大小(EVM)测量都是要求使用大容量存储器获取以及生成波形。例如，SMC输入及输出数据传送核心设计用于存储体与100MHz仪器前端电子设备之间波形移动判断；存储器子系统的控制器包含SMC和DSF，提供存储体、DSF及MITE(主测量仪表同步设备)-一种分散/集中DMA控制器-之间的接口,存储子系统有效地跟踪波形和指令在存储器中的存储位置，并在需要时从DSF及MITE中读取适当的数据。它还具有稳定地使波形以最大的采样速率读写存储器的能力，以实现大容量波形采集及生成。
也从图1看出,SMC输入数据核心将大容量存储器作为2端口引FIFO缓冲器处理，藉此以100MHz的最大采样速率将数据从数字化仪的ADC或数字波形生成器/分析器的数字通信线路移至存储体中，并使数据以PCI总线带宽流入主机。
因为存储器采用数据与指令共享方式，所以SMC输出核心以相对较为复杂的方式处理存储器。它必须使数据以100MHz的最大采样速率流入AWG的数字模拟转换器(DAC)或数字波形生成器/分析器的数字通信线路，同时以100MHz最大采样速率确保的速率提取输出波形排序指令。因为序列可能包含数十万条指令，所以由于FPGA的容量限制，不可能在生成开始时编辑DSF中的所有排序指令。因此，存储器子系统不仅以100MHz的最大采样速率从深存储器中提取出波形，还实时地向DSF提供排序指令以执行。
3、精确定时及同步引擎
对于通道扩展用相同类型的同步仪器(均匀同步)，或者对于两种不同仪器的输入和/或输出间的紧密协调(非均匀同步)，则同步是关键。根据定义，复合信号测试系统需要使用三种仪器(数字化仪、任意波形发生器，以及数字波形发生器/分析器)中的至少两种,见图5所示的复合信号技术测试用典型仪器设置组成方块图。其他要求同步的应用,包括通信用基频I/Q信号生成及采集、消费电子产品用RGB视频信号生成及采集、24位ADC及DAC测试用24通道数字波形生成及采集等等。
同步的目标是能够在多个SMC仪器之间准确生成和接收波形。例如，如果有两个任意波形发生器，此目标要求两个AWG具有调整相位的能力来生成两个完全相同的波形。当所有三台设备的采样速率均为100MHz时，必须适当注意所有设备之间的时钟及触发器分布。
数十微微秒的采样时钟相位偏移调节精度、触发传播延迟及偏移校正，以及所有设备的微微秒级均方根时钟偏差，实现了集成所有三台亚毫微秒级100MS/s设备所需的性能。
同步通过在数台设备间共享触发及参考时钟来实现。参考时钟可以由指定的“主”设备或由专用高精度时钟源提供。每台SMC仪器都具有相位与PXI 10MHz参考时钟锁定的电压控制晶体振荡器(VCXO)。为进一步提高定时精度，可以考虑使用基于铷或炉控晶体振荡器(OCXO)的频率源等。这些设备的精度可以超过十亿分之±100(ppb)。例如，精度为±100ppb的OCXO源所提供10MHz频率的不确定度为±1Hz。PXI-66532槽定时及同步控制器特别适用于这些应用。它能够驱动其OCXO时钟至PXl
10MHz参考时钟线上，而不是PXI底板时钟。这样，所有VCXO锁到10MHz OCXO上的仪器都继承了±100ppb的精度。
4、复合采样速率同步
复合信号测试要求同步仪器以不同的采样速率运行，并且数据必须在每台仪器正确的采样时钟边沿采样。当不同仪器的采样时钟是10MHz参考时钟的整数倍时，所有仪器都将具有彼此同步的采样时钟；所有采样时钟的上升沿都将与10MHz时钟边沿重合。当采样时钟不是整数倍时，例如25MHz，即使相位与10MHz参考时钟锁定，仍然不能确保采样时钟同相。解决此问题的标准技术是同时复位所有的PLL，从而同一频率的采样时钟同相。即使所有采样时钟在此时同相，但是此解决方案仍然是不完整的。完美的同步意味着在不同设备间时钟同步的数据在一个采样时钟周期内对应。为此，必须有一个触发脉冲从主设备传递到从设备，指示采集或生成开始。精确同步的关键是采样时钟与触发的合成。
SMC采用一种独特的数字同步方案，在这种方案中，使用另一个时钟域启动触发脉冲的驱动及接收。此信号，称为触发时钟(Tclock)，通过将采样时钟分解成足够低的、触发脉冲可以通过PXI底板可靠地传送及接收的频率来生成。此
技术确保了仪器间的同步，与采样时钟和10MHz参考时钟之间的关系无关。这种独一无二的功能将在以后推出的软件中采用。
5、仪器驱动程序
虽然自身不是SMC的一部分，但与SMC接口的驱动程序是实现柔性数据核心、大容量卡上存储器以及定时与同步引擎的重要组件。为与SMC接口，基于新型NI-DAQ(数据采集卡)mx7.0结构开发出共同的驱动程序基础，使集成及运行效率更上一层。同步、存储器控制、信号路由选择、PCI总线接口及其他功能方面在软件中是统一的，这样，各个产品系列之间具有匹配的特性。
数字波形发生器/分析器所用的HSDIO、高速数字化仪用的SCOPE，以及信号发生器用的FGEN是建立于DAQmx 7.0结构之上的三个仪器驱动程序(即HSDIO、SCOPE、FGEN)。这些驱动程序通过提高许多方面，例如通过PCI总线加快波形的DMA传递，以及采用多线程结构平行运行将操作系统的磁心变化减至最少，得以优化，具有极大测量吞吐量。
6、大测量吞吐量
推动SMC结构发展的一个主要需要是大测量吞吐量。制造测试及设计确认与验证是要求不断增大测试吞吐量的两个领域。SMC使用MITE(主测量仪表同步设备)，这是一种开发出来解决通过PCI总线进行数据传送问题的ASIC。与许多商用、现货供应的、仅提供快速数据组传送的PCI总线控制解决方案不同，MITE实现了最优化的数据组及连续数据传送。应用新型DAQmx7.0基础,基于SMC的仪器与原来仪器的性能相比，波形传输提高10至17%。
7、 结论
通过提供100MS/s复合信号原型制作测试仪器所用的共同基础，基于SMC的仪器能够对数字及模拟信号并行的系统进行测试。重视精确的定时及同步、大容量且灵活的板上存储器，以及可编程数据传送核心，使SMC成为当前及未来复合信号模块化仪器测试平台的绝佳基础。
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编辑：张迎辉
